High Gate Voltage 또는 High Drain Voltage의 PBS 조건에서 Oxygen Flow Rate에 따른 TFT의 신뢰성 분석

*김정목, 김종화, 최성주, 김동명, 최성진, 김대환

국민대학교 전자공학부

e-mail : kjm3110@kookmin.ac.kr

The Analysis of Instability for Oxygen Flow Rate in Positive Bias Stress on High Gate Voltage or High Drain Voltage in a-IGZO Bottom-gate TFT

*Jungmok Kim, Jonghwa Kim, Sungju Choi, Dong Myong Kim,

Sung-Jin Choi, Dae Hwan Kim

School of Electronic Engineering, Kookmin University, Seoul, Korea

Abstract

In this paper, the analysis of instability in a-IGZO bottom-gate TFT with oxygen flow rate is discussed and the analysis was implemented by applying high voltage stress condition. The high voltage stress condition and oxygen flow rate should be analyzed because those phenomena affect on the device performance. Also, by analyzing such phenomena, a degradation mechanism, e.g. charge trapping, can be also confirmed. Electrons gain high energy by strong electric field and then it becomes trapped in the gate insulator; however, this cannot explain well the oxygen poor device. The mechanism for the gate insulator trapping does not provide sufficient information because there is more variation in threshold voltage with poor oxygen than the case of rich oxygen state. This explicates that low threshold voltage generates

high electric field, and consequently additional studies should be necessarily required.

I. 서론

최근 amorphous indium-gallium-zinc oxide (a-IGZO) thin-film transistors는 높은 mobility, 높은 on/off ratio, 저온 공정으로 인해 display 분야, flexible 과 transparent electronics에서 각광받고 있다. 동시에 electrical stability issue가 재기되어왔다. 특히 display backplane에서 높은 전압으로 구동 시 instability issue와 process 중에서 channel deposition시 사용되는 oxygen flow rate (OFR)에 따른 instability issue가 device performance에 영향을 끼친다. 본 논문에서는 높

은 전압 스트레스 조건에서 OFR에 따른 instability 분석에 초점을 맞추어 기술한다.

II. 본론

그림 1. Inverted staggered bottom-gate 구조를 가지는 a-IGZO TFT.

그림1은 bottom-gate 구조를 가지는 a-IGZO TFT를 나타낸다. a-IGZO TFT의 공정 순서는 다음과 같다. glass substrate 위에 patterning한 molybdenum (Mo) gate를 상온에서 sputter로 증착 후에, gate dielectric으로 SiNX와 SiO2를 plasma-enhanced chemical vapor deposition (PECVD)로 370℃에서 증착한다. 상온에서 a-IGZO 층을 Ar과 O2가 혼합된 분위기(Ar/O2 = 35/OFR at sccm)에서 DC sputtering 한다.(TIGZO : IGZO의 두께 = 50 nm) 그 후에 HF을 이용하여 wet etching을 한다. OFR은 21, 63 sccm이 되도록 조절한다.

(a)

(b)

그림2. (a) HVGS 조건에서 OFR = 21, 63 sccm 에 따른 transfer curve. (b) HVDS 조건에서 OFR = 21, 63 sccm 에 따른 transfer curve.

Plasma의 power는 2 kW이다. SiOX 층은 etch stopper로 사용되며, PECVD로 150℃에서 증착한다. 그 후 wet ething 과정을 거친다. Source와 drain electrode를 형성하기 위해서, 상온에서 Mo를 sputtering하고 dry etching 과정을 거친다. 후에 furnace에서 250℃에서 1시간동안 annealing한다. Channel width와 length는 각각 50 μm, 25 μm이다.

OFR의 따라서 High Voltage Gate Stress (HVGS : VGS/VDS = 30 V/ 10 V), High Voltage Drain Stress (HVDS : VGS/VDS = 10 V/ 30 V) 조건을 비교해보면, 먼저 HVGS 조건에서 OFR = 21 sccm의 경우, gate에 큰 전압이 인가되므로 drain 보다 source 근방에서 강한 electric field에 의해 큰 에너지를 가지는 electron이 source 부근의 gate insulator로 electron local trapping이 생긴다. 따라서 forward sweep시 threshold voltage (VT)의 변화량 (ΔVT) = 6.12 V로 VT가 positive shift를 한다.  drain 근방에서도 강한 electric field에 의해 큰 에너지를 가지는 electron이 drain 부근의 gate insulator로 electron local trapping이 발생한다. reverse sweep시에도 ΔVT = 4.32 V로 VT가 positive shift를 한다. Forward sweep과 reverse sweep 시의 ΔVT를 비교했을 때, ΔVT,forward > ΔVT,reverse 인 것으로 보아 source 부근에서 gate insulator로 local trapping이 더 많이 일어남을 알 수 있다. 하지만 OFR = 63 sccm의 경우에는 forward sweep 시 ΔVT = 13.42 V, reverse sweep 시 ΔVT = 13.42 V로 같음을 알 수 있다. 따라서 OFR = 21 sccm의 경우와는 다르게 source와 drain 부근의 gate insulator에 비슷한 정도의 electron trapping이 생김을 알 수 있다. 이번에는 HVDS 조건에서 보면, OFR = 21 sccm의 경우, source와 drain 부근의 각각 다른 방향의 강한 electric field에 의해 큰 에너지를 가지는 electron이 gate insulator로 electron local trapping이 된다. 이 때 ΔVT,forward = 1.15 V , ΔVT,reverse = 1.15 V이므로 ΔVT,forward = ΔVT,reverse 임을 알 수 있다. 그러므로 source와 drain 부근의 gate insulator에 비슷한 양의 electron이 trapping 됨을 알 수 있다. 또한 OFR = 63 sccm 에서도 ΔVT,forward = 7.77 V이고, ΔVT,reverse = 7.77 V이므로 ΔVT,forward = ΔVT,reverse 임을 알 수 있다.

하지만 oxygen poor (OFR = 21 sccm)의 경우 초기 VT가 작으면 fermi level이 높아짐에 따라 conduction band 쪽으로 가까워지게 되고 band bending이 증가하게 되어 electrical field가 상대적으로 강해진다. 그렇게 되면 trapping이 더 많이 일어나야 하는데, oxygen rich (OFR = 63 sccm)에 비해서 ΔVT가 작으므로 gate insulator로 trapping이 덜 일어나는 것을 알 수 있다. 따라서 gate insulator에 trapping 되는 mechanism으로만 설명하기에는 부족하다. 즉, oxygen poor인 소자의 ΔVT가 작고, 반대로 초기 VT가 큰 oxygen rich한 소자의 ΔVT가 더 크므로 gate insulator의 trapping 만으로는 설명이 부족하다.

최근 들어서 conduction band 위에 존재하는 excess oxygen에 관한 논문을 적용하여 설명하면, conduction band 위에 excess oxygen이 존재하는 데 초기 VT가 큰 oxygen rich 일 때는 excess oxygen이 크고 이 excess oxygen이 에너지를 받아 valence band 부근으로 넘어가 negative charge를 띄어 더 큰 ΔVT를 만든다.[1]

(a)

(b)

그림4. (a) HVGS 조건에서의 acceptor-like state. (b) HVDS 조건에서의 acceptor-like state.

하지만 초기 VT가 작은 oxygen poor 일 때는 excess oxygen이 oxygen rich 보다 작으므로 ΔVT가 작다. 따라서 gate insulator 뿐만 아니라 active layer 안에서도 ΔVT shift를 초래하는 mechanism에 대해 더 추가적인 연구가 필요하다.

Active layer에서 positive ΔVT를 야기시키는 acceptor-like state는 Monochromatic Photonic Capacitance-Voltage method (MPCV)를 통해 추출했다.[2]

그림 4를 보면 stress 전후에 conduction band 근방의 acceptor-like state의 거의 변화가 없다.[3] 그것을 통해 HVGS, HVDS 조건하에서 oxygen poor와 oxygen rich 상태 일 때의 valence band 근처의 DOS를 instability 측면으로 분석해볼 필요가 있다.

Ⅳ. 결론

본 논문은 두 가지의 HVGS, HVDS 조건에서 OFR에 따라 소자의 ΔVT 관점에서 분석하였다. HVGS, HVDS 조건에 따라서 각각 source와 drain 근방에서 electric field에 의해 높은 에너지를 얻은 전자가 gate insulator 쪽으로 trapping을 하는 것을 알 수 있었다. 하지만, oxygen poor 상태에서의 ΔVT가 oxygen rich 상태에서의 ΔVT 보다 작은 것을 gate insulator의 electron trapping으로 설명하기에는 부족하다. 따라서 active layer subgap DOS를 분석하는 추가적인 연구가 필요하다.

참고문헌

[1] Ho-Hyun nam and Yong-Sung Kim. "Undercoordinated indium as an intrinsic electron-trap center in amorphous InGaZnO4," NPG Asia Materials, vol. 6, no. 11, p. 143, 2014.

[2] Bae, Hagyoul, et al. "Single-scan monochromatic photonic capacitance-voltage technique for extraction of subgap DOS over the bandgap in amorphous semiconductor TFTs," IEEE Electron Device Letters, vol. 34, no. 12, pp. 1524-1526, 2013.

[3] Kim, Sungchul, et al, "Impact of oxygen flow rate on the instability under positive bias stresses in DC-sputtered amorphous InGaZnO thin-film transistors," IEEE Electron Device Letters, vol. 33, no. 1, pp. 62-64, 2012.